AI 與高效能運算（HPC）持續提高對運算效能、記憶體容量及資料傳輸速度的要求，單純依靠單一晶片微縮已難以滿足所有需求。資策會產業情報研究所（MIC）分析指出，Chiplet、多晶片封裝及高頻寬記憶體（HBM）的整合，使先進封裝逐漸從製程環節轉變為高階晶片的系統整合平台，產業競爭格局也因此從單項製程能力延伸至整體技術平台與生態系。
MIC 資深產業分析師李依珊 9 日於 2026 MIC FORUM Fall 表示，AI 與 HPC 工作負載持續擴大，運算核心、HBM、高速輸入／輸出（I/O）及其他系統功能逐步被整合進同一封裝，晶片效能的提升也因此從單一晶片製程，延伸至多晶片系統整合。產品世代升級已不再只依靠 GPU 架構與製程微縮，先進封裝已逐步成為提升 AI 運算效能與記憶體頻寬的標準配置。
Chiplet 是這項轉變的重要基礎。不同功能可以分散到不同晶粒，再透過封裝重新連接。MIC 指出，2D 封裝主要依靠載板連接晶片，2.5D 則透過中介層等高密度互連結構進行橫向整合，3D 堆疊則進一步將晶粒垂直整合。隨晶粒之間的資料交換增加，2.5D 與 3D 可以分別從橫向與垂直方向提高整合密度，但也同步增加散熱、測試與製造難度。
這意味著先進封裝的問題已不只是「如何把更多晶片放在一起」，而是如何在效能、功耗、散熱、供電及製造成本之間取得平衡。 MIC 指出，隨封裝內運算晶片與 HBM 數量增加，後續技術將朝接點微縮、封裝面積擴大及光互連等方向發展，而製程控制、散熱、供電、測試、良率及可靠度，都可能影響最終量產進度。
另一項變化是雲端業者自研 AI 晶片增加。MIC 分析指出，AWS、Google、Meta 及 Microsoft 等業者持續發展自有 AI 晶片，原因之一是希望依照自身工作負載調整運算核心、HBM 及高速資料傳輸配置。由於不同雲端平台的 AI 工作負載與資料中心架構並不相同，封裝方案也必須配合晶片配置、記憶體容量、資料傳輸及散熱條件進行調整。封裝服務的範圍也因而由製程實作延伸至晶片、封裝與系統架構的共同設計，以滿足不同雲端業者的客製化整合需求。
標準化互連則是另一個關鍵。通用小晶片互連介面（Universal Chiplet Interconnect Express，UCIe） 透過建立共同的晶粒對晶粒（Die-to-Die）介面與協定，降低不同供應商、不同製程及不同功能 Chiplet 之間的整合門檻；相關標準也由 2D、2.5D 互連逐步延伸至 3D 封裝、測試及管理，UCIe 聯盟成員橫跨晶片設計、晶圓製造、封裝測試、EDA 及雲端與系統業者，正推動不同來源的小晶片由介面互連走向多小晶片系統整合。
在先進封裝技術持續演進的同時，玻璃核心載板（Glass Core Substrate，GCS）與面板級封裝（PLP）也受到關注，分別從載板與封裝製程角度回應大型高密度整合需求，但量產仍面臨玻璃通孔（TGV）製程、翹曲控制與良率等挑戰。 此外，共封裝光學（CPO）透過先進封裝將運算晶片與光學引擎整合於同一封裝，被視為解決晶片間高速資料傳輸瓶頸的重要方向，2.5D 與 3D 封裝將成為光電整合的關鍵支援技術。
在台灣，這項變化涉及的產業範圍也由晶圓代工及封測，延伸至載板、材料、設備、晶片設計及系統業者。MIC 認為，隨先進封裝與光互連的複雜度提高，產業鏈各環節需要更早進行共同開發， 透過跨域聯盟（如 3D Fabric Alliance、矽光子產業聯盟 SiPhIA）凝聚各環節知識並推動共同開發與驗證，可縮短產品開發時程、強化台廠與國際大廠合作，並提高參與國際標準制定的影響力，掌握高階晶片多元整合與高速光互連的市場機會。
